دوره 15، شماره 1 - ( 3-1397 )                   جلد 15 شماره 1 صفحات 127-138 | برگشت به فهرست نسخه ها

XML English Abstract Print


Download citation:
BibTeX | RIS | EndNote | Medlars | ProCite | Reference Manager | RefWorks
Send citation to:

Akbarzadeh N, Timarchi S. Modulo 2n+1 Multiply and MAC Units Specified for DSPs. JSDP. 2018; 15 (1) :127-138
URL: http://jsdp.rcisp.ac.ir/article-1-543-fa.html
اکبرزاده نگار، تیمارچی سمیه. ضرب‌کننده و ضرب‌جمع‌کننده پیمانه 2n+1 برای پردازنده سیگنال دیجیتال. پردازش علائم و داده‌ها. 1397; 15 (1) :127-138

URL: http://jsdp.rcisp.ac.ir/article-1-543-fa.html


استادیار دانشگاه شهید بهشتی
چکیده:   (45 مشاهده)

یکی از مهم­ترین عملیات پردازنده­های سیگنال دیجیتال  فیلتر‌کردن است که معادل عملیات جمع و ضرب متوالی است. ادغام دو واحد ضرب­کننده و جمع­کننده موجود در ساختار این پردازنده­­ها منجر به ایجاد یک واحد جدید به نام ضرب‌جمع­کننده می­شود. جهت بهبود کارایی واحد ضرب‌جمع­کننده، از سامانه‌های اعداد مانده­ای می­توان بهره گرفت. این سامانه به‌دلیل انجام عملیات به‌صورت موازی روی پیمانه­ها و محدود‌کردن انتشار رقم نقلی به داخل هر پیمانه، سرعت و توان مصرفی مدارهای محاسباتی مانند ضرب­کننده و ضرب‌جمع­کننده را بهبود می­بخشند. از میان مجموعه پیمانه {2n+1,2n,2n-1}، مدارهای پیمانه 2n+1 به‌دلیل نیاز به مسیر داده (n+1) بیتی، مسیر بحرانی خواهند بود. در این مقاله، ابتدا یک واحد ضرب‌جمع­کننده برای پیمانه 2n+1 ارائه شده و سپس، برای بهبود بیشتر کارایی از روش خط لوله و چند‌ولتاژی استفاده می­شود. نتایج شبیه­سازی بیان‌گر بهبود تأخیر، توان مصرفی و PDP مدارهای پیشنهادی بدون کاهش کارایی نسبت به مدارهای موجود است.
 

متن کامل [PDF 4618 kb]   (23 دریافت)    
نوع مطالعه: كاربردي | موضوع مقاله: مقالات پردازش تصویر
دریافت: ۱۳۹۵/۴/۱۱ | پذیرش: ۱۳۹۶/۸/۳ | انتشار: ۱۳۹۷/۳/۲۳ | انتشار الکترونیک: ۱۳۹۷/۳/۲۳

ارسال نظر درباره این مقاله : نام کاربری یا پست الکترونیک شما:
کد امنیتی را در کادر بنویسید

ارسال پیام به نویسنده مسئول


کلیه حقوق این وب سایت متعلق به فصل‌نامة علمی - پژوهشی پردازش علائم و داده‌ها می باشد.