%0 Journal Article %A Akbarzadeh, Negar %A Timarchi, Somayeh %T Modulo 2n+1 Multiply and MAC Units Specified for DSPs %J Signal and Data Processing %V 15 %N 1 %U http://jsdp.rcisp.ac.ir/article-1-543-fa.html %R 10.29252/jsdp.15.1.127 %D 2018 %K Digital signal processor, MAC, Residue number system, diminished-1 representation, multiplier, %X یکی از مهم­ترین عملیات پردازنده­های سیگنال دیجیتال فیلتر‌کردن است که معادل عملیات جمع و ضرب متوالی است. ادغام دو واحد ضرب­کننده و جمع­کننده موجود در ساختار این پردازنده­­ها منجر به ایجاد یک واحد جدید به نام ضرب‌جمع­کننده می­شود. جهت بهبود کارایی واحد ضرب‌جمع­کننده، از سامانه‌های اعداد مانده­ای می­توان بهره گرفت. این سامانه به‌دلیل انجام عملیات به‌صورت موازی روی پیمانه­ها و محدود‌کردن انتشار رقم نقلی به داخل هر پیمانه، سرعت و توان مصرفی مدارهای محاسباتی مانند ضرب­کننده و ضرب‌جمع­کننده را بهبود می­بخشند. از میان مجموعه پیمانه {2n+1,2n,2n-1}، مدارهای پیمانه 2n+1 به‌دلیل نیاز به مسیر داده (n+1) بیتی، مسیر بحرانی خواهند بود. در این مقاله، ابتدا یک واحد ضرب‌جمع­کننده برای پیمانه 2n+1 ارائه شده و سپس، برای بهبود بیشتر کارایی از روش خط لوله و چند‌ولتاژی استفاده می­شود. نتایج شبیه­سازی بیان‌گر بهبود تأخیر، توان مصرفی و PDP مدارهای پیشنهادی بدون کاهش کارایی نسبت به مدارهای موجود است. %> http://jsdp.rcisp.ac.ir/article-1-543-fa.pdf %P 127-138 %& 127 %! Efficient Modulo 2n+1 Multiply and MAC Units %9 Applicable %L A-10-1023-1 %+ Shahid Beheshti University %G eng %@ 2538-4201 %[ 2018